服務(wù)器系統(tǒng)的需求推動(dòng)了3D DRAM技術(shù)的進(jìn)展。新一代技術(shù)提供了形狀因子（即幾何尺寸和形狀）、電氣和功率性能方面的優(yōu)勢。同時(shí)也帶來了更為復(fù)雜的設(shè)計(jì)、新的裝配技術(shù)和失效機(jī)理。最佳的3D DRAM技術(shù)是由這種優(yōu)勢、成本、入市時(shí)間和可靠性的綜合權(quán)衡決定的。本文詳盡分析了用于DDR2、DDR3和未來服務(wù)器存儲(chǔ)系統(tǒng)的最佳3D DRAM技術(shù)的特征。TSV（硅通孔）DRAM陣列堆疊有望帶來超級(jí)的功率性能，這可能是意義重大的市場推動(dòng)力。文中還論述了對(duì)這一未來技術(shù)的權(quán)衡和工藝發(fā)展趨勢。

服務(wù)器系統(tǒng)的需求推動(dòng)3D DRAM技術(shù)
服務(wù)器系統(tǒng)存儲(chǔ)量至少每代增長2X。系統(tǒng)空間體積配置限制了存儲(chǔ)器插座/模塊的總數(shù)，因此要求增長存儲(chǔ)器模塊密度。近幾年來，“下一代芯片縮小”減緩和成本交叉點(diǎn)在模塊密度增長要求和DRAM芯片密度增長之間產(chǎn)生了差距，并且正在擴(kuò)大（圖1），為3D DRAM技術(shù)創(chuàng)造了應(yīng)用空間。

DDR2 3D封裝技術(shù)
DDR2存儲(chǔ)器原來是用BGA單片封裝。有互為競爭的二種DDR2 3D技術(shù)：BGA堆疊（疊層封裝）和引線鍵合芯片堆疊。二者均是2005年左右在IBM服務(wù)器平臺(tái)中引入的。

BGA堆疊（疊層封裝）
在IBM服務(wù)器平臺(tái)中采用了幾種BGA堆疊設(shè)計(jì)（圖2）。這些設(shè)計(jì)有一個(gè)共同點(diǎn)，即封裝獨(dú)立的DRAM芯片。沒有芯片級(jí)老化功能時(shí)，單一封裝可實(shí)現(xiàn)堆疊工藝前的老化，這對(duì)維持堆疊封裝良率非常重要。當(dāng)新一代DRAM芯片良率仍處于上升階段時(shí)，缺乏KGD（已知好芯片）對(duì)堆疊封裝良率來說是一個(gè)問題。BGA堆疊提供了這一問題的解決途徑。到2004年，一些封裝分包公司已開發(fā)了BGA堆疊技術(shù)。采用第三方BGA堆疊服務(wù)，存儲(chǔ)器供應(yīng)商獲得了“入市時(shí)間”的優(yōu)勢。良率和入市時(shí)間的優(yōu)勢是BGA堆疊技術(shù)的首要市場推動(dòng)因素。

Low Profile是市場的重要推動(dòng)因素
對(duì)于高密度DDR2存儲(chǔ)模塊，常要熱/冷卻增強(qiáng)措施（圖3）。熱槽和散熱器占用了Z空間，增加了空氣流通的阻力。為使Z空間分配適于熱增強(qiáng)并有足夠的空氣流動(dòng)，要求Low Profile  3D DRAM堆疊封裝。熱管理/冷卻對(duì)DDR2服務(wù)器存儲(chǔ)子系統(tǒng)設(shè)計(jì)是極其關(guān)鍵的，因而高度優(yōu)勢是市場的重要推動(dòng)因素。

VLP(Very Low Profile)存儲(chǔ)器模塊外形主要是為葉型服務(wù)器機(jī)箱設(shè)計(jì)引入的。VLP模塊外形減少了元件安置和走線所需的電路板面積。因此，高密度VLP存儲(chǔ)模塊應(yīng)用要求具有小外形(x,y) 3D DRAM堆疊封裝。

BGA堆疊與芯片堆疊
BGA堆疊技術(shù)為老化/良率優(yōu)勢付出的代價(jià)是幾何尺寸和形狀。某些BGA堆疊設(shè)計(jì)實(shí)現(xiàn)了JEDEC標(biāo)準(zhǔn)引腳，代價(jià)是需要附加Z高度(圖2)。與疊層封裝方法比較，芯片堆疊設(shè)計(jì)將單個(gè)芯片堆疊，固有的優(yōu)點(diǎn)是更薄、更小。只允許高良率DRAM晶圓用于DDP（Dual Die Package）和QDP（Qual Die Package）是控制堆疊封裝良率的典型方法，業(yè)已證明該方法對(duì)DDP是有效的。但QDP良率仍是個(gè)問題。為了說明芯片良率對(duì)QDP良率的影響，公式[1]是假定有缺陷的DRAM芯片是QDP良率減少的唯一因素。良率問題已是DDR2 QDP成為小規(guī)模溢價(jià)技術(shù)的限制因素了。
QDP yield=(Die yield)⁴=(DDP yield)²    [1]

DDR2芯片堆疊技術(shù)
存儲(chǔ)器供應(yīng)商開發(fā)了各種引線鍵合芯片堆疊設(shè)計(jì)。根據(jù)芯片排列方向，這些設(shè)計(jì)可分為上/下或上/上。上/下DDP是從BOC（Board on Chip）BGA結(jié)構(gòu)發(fā)展來的，完全啟用了成熟的BOC裝配工藝技術(shù)元素：底部芯片裝配幾乎與BOC一樣。工藝開發(fā)的主要挑戰(zhàn)是處理頂部芯片用的長鍵合引線。通過優(yōu)化引線鍵合和密封工藝，存儲(chǔ)器供應(yīng)商開發(fā)出充分的工藝能力控制頂部芯片長引線彎曲。上/下DDP堆疊具有最佳3D技術(shù)的特性，如物理尺寸形狀小、滿意的堆疊封裝良率、比較短的開發(fā)周期、資本投入需求近于零、附加堆疊裝配成本低和優(yōu)良的堆疊封裝可靠性。但是，上/下結(jié)構(gòu)不能延伸到支持4層DRAM堆疊。此外，上/下DDP存在固有的電氣問題。上、下芯片的電氣通道不對(duì)稱。上/下DDP支持的數(shù)據(jù)速率極限可能是800Mbps。

依據(jù)引線鍵合方案，上/上DRAM堆疊設(shè)計(jì)可以分為二類：短引線和長引線（圖2）。短引線結(jié)構(gòu)需要在BEOL階段有附加的材料層(RDL：Re Distribution Layer)，以將引線鍵合焊盤扇出到芯片邊緣。對(duì)于短引線結(jié)構(gòu)，處理鍵合引線與隔離的相互作用是直截了當(dāng)?shù)模@對(duì)采用這一結(jié)構(gòu)的一些存儲(chǔ)器供應(yīng)商是很重要的優(yōu)點(diǎn)。

本文將著重于上/上/短引線。為簡化起見，本文后面提到的上/上就代表上/上/短引線。上/上DRAM堆疊封裝開發(fā)過去一直是頗有挑戰(zhàn)性的。幾何設(shè)計(jì)、隔離/芯片附著材料選擇和裝配工藝開發(fā)需要廣義FEM（有限元模塊）和DoF（試驗(yàn)設(shè)計(jì)）。RDL、晶圓劃片、芯片粘附、薄引線鍵合和密封等工藝優(yōu)化對(duì)堆疊封裝的質(zhì)量/可靠性性能是至關(guān)重要的。盡管需要堅(jiān)實(shí)的工程資源，上/上DRAM堆疊封裝不會(huì)要求很大的投資。某些DRAM供應(yīng)商能將廠內(nèi)現(xiàn)有制造設(shè)備及能力延伸用于規(guī)模制造上/上DDR2堆疊封裝。我們認(rèn)為上/上D(Q)DP是目前用于服務(wù)器存儲(chǔ)系統(tǒng)最復(fù)雜的DRAM 3D技術(shù)。像環(huán)氧芯片粘附/隔離材料的樹脂分隔一樣，可靠性設(shè)計(jì)工作對(duì)發(fā)現(xiàn)設(shè)計(jì)疏漏是很重要的。在裝配應(yīng)力和電源通斷引起的熱-機(jī)械應(yīng)力的作用下，封裝芯片相互作用可能引起劃片微裂擴(kuò)展。這些問題通過優(yōu)化設(shè)計(jì)和改進(jìn)工藝是完全可以解決的，例如硅隔離、FOW（Film Over Wire）和芯片粘附/密封材料優(yōu)化解除底部芯片上的應(yīng)力。

3D DDR2折中矩陣
圖4總結(jié)了DDR堆疊封裝的各項(xiàng)折中因素，特別標(biāo)出對(duì)服務(wù)器應(yīng)用有關(guān)鍵作用的因素。芯片堆疊在物理尺寸和形狀方面的優(yōu)點(diǎn)是固有的，這是非常重要的市場驅(qū)動(dòng)力。隨著質(zhì)量/可靠性的改善，芯片堆疊逐步超越BGA堆疊而成為服務(wù)器應(yīng)用領(lǐng)域的主導(dǎo)技術(shù)。

DDR3和未來的3D DRAM封裝技術(shù)
DDR3存儲(chǔ)器在2008年進(jìn)入服務(wù)器應(yīng)用。DDR3數(shù)據(jù)速率的增長對(duì)現(xiàn)有的DRAM堆疊技術(shù)產(chǎn)生了不確定性。上/下DDP在支持高數(shù)據(jù)速率方面存在固有不足。存儲(chǔ)器領(lǐng)域的供應(yīng)商很少有對(duì)將上/下DDP延伸到支持1333Mbps抱樂觀態(tài)度的，而將最主要的開發(fā)力量置于上/上DDP。存儲(chǔ)器產(chǎn)業(yè)也在進(jìn)行關(guān)于RDL布局設(shè)計(jì)/材料優(yōu)化和凸點(diǎn)/引線鍵合的內(nèi)封裝混合互連開發(fā)工作。先進(jìn)RDL和新互連方案將會(huì)把上/上DDP推進(jìn)到支持1333Mbps，可能達(dá)1600Mbps。

TSV DRAM陣列堆疊概念
TSV堆疊封裝設(shè)計(jì)采用焊球凸點(diǎn)將堆疊與襯底鍵合，有可能把鍵合引線完全消除。通過最大限度減少（或消除）鍵合引線，TSV堆疊技術(shù)有望不僅使DRAM堆疊封裝更小，而且能支持更高數(shù)據(jù)速率。

Advanced Device Development Division、NEC Electronics、Elpida Memory和Oki Electric Industry提出了DRAM陣列堆疊的概念（圖5）。4片(或更多)DRAM核心芯片通過TSV堆疊，并與另外的外圍電路接口芯片一起鍵合到襯底上（圖5(a)）。接口芯片可與底部DRAM核心芯片集成形成主從結(jié)構(gòu)（圖5(b)）。兩種結(jié)構(gòu)均集成DRAM外圍電路，減少了I/O緩沖器和寄存器，從而減少了功率。

一些DRAM供應(yīng)商已經(jīng)開發(fā)了基于FOW或硅隔離的薄D(Q)DP技術(shù)。我們期待基于引線鍵合的芯片堆疊技術(shù)能支持最大高度1.2mm的DDP和最大高度1.5mm的QDP。預(yù)計(jì)這些堆疊封裝高度對(duì)于研制中的最復(fù)雜DDR3存儲(chǔ)器熱增強(qiáng)/冷卻結(jié)構(gòu)是足夠了。因此，單獨(dú)形狀因子好將不能為采用TSV DRAM提供足夠理由。

功率/熱問題支配著服務(wù)器存儲(chǔ)系統(tǒng)設(shè)計(jì)方法。TSV DRAM陣列堆疊技術(shù)節(jié)省功率的優(yōu)點(diǎn)對(duì)于DDR3 和未來服務(wù)器存儲(chǔ)系統(tǒng)設(shè)計(jì)十分重要。對(duì)于高密度高速服務(wù)器存儲(chǔ)模塊，優(yōu)良的功率性能是TSV 陣列堆疊技術(shù)的重要市場推動(dòng)力。

TSV DRAM陣列堆疊開發(fā)的挑戰(zhàn)
對(duì)于TSV DRAM陣列堆疊，關(guān)鍵要素有通孔形成/填充、晶圓減薄、凸點(diǎn)形成和芯片與芯片/襯底的鍵合等。為了將TSV DRAM陣列堆疊從概念轉(zhuǎn)變?yōu)樯a(chǎn)，需要在制造設(shè)備和重大研發(fā)工作方面投資。為滿足服務(wù)器可靠性要求，TSV DRAM封裝需要證明關(guān)鍵結(jié)構(gòu)（如硅通孔、微凸點(diǎn)、芯片與芯片/襯底鍵合、底充材料層和RDL）的完整性。芯片與封裝互連的處理對(duì)TSV DRAM封裝可靠性是至關(guān)重要的，因?yàn)橥仔纬珊徒饘偬畛鋵⒏淖僁RAM芯片的機(jī)械性質(zhì)。微凸點(diǎn)鍵合和底充的處理對(duì)最大限度減少DRAM芯片有源層上的壓力點(diǎn)頗為關(guān)鍵。薄DRAM芯片引起的VRT（可變保持時(shí)間）問題是另一個(gè)需要解決的可靠性事項(xiàng)。DRAM TSV堆疊良率將影響加于每一封裝的裝配成本。需要開發(fā)電氣維修或其它提高良率方法以便控制裝配成本。

DDR3和未來DRAM 3D技術(shù)的折中架構(gòu)
圖6著重指出了對(duì)于服務(wù)器存儲(chǔ)系統(tǒng)DDR3（和未來的DRAM）3D技術(shù)的關(guān)鍵折中因素。節(jié)省功率的優(yōu)點(diǎn)是服務(wù)器存儲(chǔ)系統(tǒng)設(shè)計(jì)者使存儲(chǔ)器供應(yīng)商采用TSV陣列堆疊的最重要推動(dòng)力。但是，這種進(jìn)展要求大量投資和新裝配技術(shù)的開發(fā)。新失效機(jī)理也需融合在開發(fā)階段。

TSV DRAM陣列堆疊裝配工藝開發(fā)趨勢
TSV DRAM陣列堆疊開發(fā)早期的思路是盡量減少DRAM器件結(jié)構(gòu)的修改、盡量減少暴露于提高的裝配溫度下、并盡可能利用成熟的裝配技術(shù)和現(xiàn)有的設(shè)備。圖7總結(jié)了裝配工藝發(fā)展趨勢。

為了盡量減少或避免DRAM結(jié)構(gòu)的修改，早期產(chǎn)品的工藝流程會(huì)在FEOL后、最后的金屬工藝前（或甚至在最后的金屬工藝后）有通孔形成工藝。早期產(chǎn)品不會(huì)選擇直接Cu鍵合，這是考慮到高裝配溫度引起對(duì)DRAM器件特性的損害。為縮短工藝開發(fā)周期，早期產(chǎn)品的堆疊方法可能是芯片對(duì)芯片（C2C），某些存儲(chǔ)器供應(yīng)商也可能會(huì)選擇引線鍵合用于堆疊與襯底互連。