多時鐘域數(shù)據(jù)同步

小櫻業(yè)余書吧 2013-09-02

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對于不同的時鐘域要傳遞數(shù)據(jù)的話，需要采用一定的手段，來防止數(shù)據(jù)傳遞時產(chǎn)生亞穩(wěn)態(tài)等問題

1、慢時鐘域向快時鐘域傳遞數(shù)據(jù)

module low2fast(clk,reset,asyn_in,syn_out,);

input clk,reset;

input asyn_in;

output syn_out;

reg q1,q2;

always@(posedge clk or posedge reset)

if(reset)

q1<=2'b0;

else

q1<=asyn_in;

always@(posedge clk or posedge reset)

if(reset)

q2<=2'b0;

else

q2<=q1;

assign syn_out=!q1 & q2;

endmodule

對于持續(xù)時間較短的脈沖一般情況下無法捕捉到，只有脈沖寬度較時鐘周期大才可被捕捉到，該電路實際上我一般用來作為控制信號的邊沿檢測，此處為下降沿檢測，把反相器放到q3的輸出即可用來檢測上升沿。

但是需要注意的是該方法只適用于單個數(shù)據(jù)的同步，如果是多位數(shù)據(jù)的話可能會出現(xiàn)問題：

多路數(shù)據(jù)傳輸?shù)臅r候由于不同數(shù)據(jù)的路徑不一樣，因此到達寄存器輸入端的時間不同，如果一個數(shù)據(jù)的到達時間滿足建立時間而例外一個不滿足寄存器的建立時間，則會導致數(shù)據(jù)與數(shù)據(jù)間相差一個或多個時鐘。

2、快時鐘域向慢時鐘域傳遞數(shù)據(jù)

對于單個的數(shù)據(jù)：鎖存反饋法

module fast2low(clk,asyn_in,syn_out);//pulse asyn_in is short than one clock time

input clk;

input asyn_in;

output syn_out;

reg q1,q2,q3;

always@(posedge asyn_in or posedge q3)

if(q3)

q1<=0;

else

q1<=1;

always@(posedge clk)

q2<=q1;

always@(posedge clk)

q3<=q2;

assign syn_out=!q2 & q3;

endmodule

可見在同步電路的作用下，較窄的脈沖也可以被電路捕捉到。

在不同時鐘域間傳遞數(shù)據(jù)一般不采用以上方法，因為多位數(shù)據(jù)傳遞時會使同步器的采樣率錯誤率大大增加，一般采用的是異步FIFO.

跨時鐘域時可以采用的方法：

1 如果時鐘間存在著固定的頻率倍數(shù)，這種情況下它們的相位一般具有固定關系，可以采用下述方法處理：

1）使用高頻時鐘作為工作時鐘，使用低頻時鐘作為使能信號，當功耗不作為首要因素時建議使用這種方式。

2）在仔細分析時序的基礎上描述兩個時鐘轉換處的電路。

2 如果電路中存在兩個不同頻率的時鐘，并且頻率無關，可以采用如下策略：

1）利用高頻時鐘采樣兩個時鐘，在電路中使用高頻時鐘作為電路的工作時鐘，經(jīng)采后的低頻時鐘作為使能。

    2）在時鐘同步單元中采用兩次同步法
    3）使用握手信號
    4）使用雙時鐘FIFO 進行數(shù)據(jù)緩沖
在構件由兩個不同系統(tǒng)時鐘控制工作的模塊之間的同步模塊時，應該遵守下面原則：兩個采用不同時鐘工作的寄存器之間不應該再出現(xiàn)邏輯電路，而應該僅僅是一種連接關系,這種方法有利于控制建立保持時間的滿足。