在平時的工作中，經(jīng)常會接觸到各種差分電平的轉(zhuǎn)換，網(wǎng)上也有很多這樣的資料，但發(fā)現(xiàn)有些混亂，所以找了TI的這份文檔進行翻譯，一是系統(tǒng)的歸類一下，二是自己也能通過這個來加深理解和學(xué)習(xí)。這個文檔對于各個電平的結(jié)構(gòu)講解的一般，很多是根據(jù)TI的器件來說的。但是其后半部分連接方式的講解是非常有價值的，通過這部分可以從原理上了解匹配和偏置電路的搭建，強烈建議大家一讀。

1概要

隨著通訊速度的提升，出現(xiàn)了很多差分傳輸接口，以提升性能，降低電源功耗和成本。早期的技術(shù)，諸如emitter-coupled logic（ECL），使用不變的負(fù)電源供電，在當(dāng)時用以提升噪聲抑制。隨著正電壓供電技術(shù)發(fā)展，諸如TTL和CMOS技術(shù)，原先的技術(shù)優(yōu)點開始消失，因為他們需要一些-5.2V或-4.5V的電平。 
在這種背景下，ECL轉(zhuǎn)變?yōu)閜ositive/pseduo emitter-coupled logic （PECL）,簡化了板級布線，摒棄了負(fù)電平供電。PECL要求提供800mV的電壓擺幅，并且使用5V對地的電壓。LVPECL類似于PECL也就是3.3V供電，其在電源功耗上有著優(yōu)點。 
當(dāng)越來越多的設(shè)計采用以CMOS為基礎(chǔ)的技術(shù)，新的高速驅(qū)動電路開始不斷涌現(xiàn)，諸如current mode logic（CML），votage mode logic（VML），low-voltage differential signaling（LVDS）。這些不同的接口要求不同的電壓擺幅，在一個系統(tǒng)中他們之間的連接也需要不同的電路。 
本應(yīng)用手冊主要內(nèi)容為：TI的不同的SERDES器件，輸入輸出結(jié)構(gòu)，多種高速驅(qū)動器，以及偏置和終端電路。 
在不同的接口之間，往往采用交流耦合的方式（ac-coupling），從而可以獨立的對驅(qū)動器和接收器進行處理。 
1. 不同接口之間的轉(zhuǎn)換 
2. 不同信號電平的轉(zhuǎn)換 
3. 不同地之間的轉(zhuǎn)換

2各信號電平

第一步首先是理解各個接口點邏輯電平，主要討論LVPECL，CML，VML，以及LVDS。 
表一為這些接口的輸出電平。 

表一，各接口電平規(guī)范

圖一

3輸入輸出結(jié)構(gòu)

在上文中提到了關(guān)于LVPECL，CML，VML以及LVDS驅(qū)動器，這些都是基于CMOS技術(shù)的。這個部分介紹各個種類的輸入輸出結(jié)果。

3.1 LVPECL接口

LVPECL由ECL和PECL發(fā)展而來，使用3.3V電平。

3.1.1 LVPECL 輸出結(jié)構(gòu)

LVPECL的典型輸出為一對差分信號，他們的射擊通過一個電流源接地。這一對差分信號驅(qū)動一對射極跟隨器，為Output+與Output-提供電流驅(qū)動。50歐姆電子一頭接輸出，一端接VCC-2V。在射級輸出級電平為VCC-1.3V。這樣50歐姆的電阻兩端電勢差為0.7V，電流為14mA。（這一部分電路的計算方法我個人理解為，VCC過通過射級跟隨器，等效于兩個二極管，約為1.3V的電勢下降，此時的射級跟隨器的基極電壓為VCC-1.3V+0.7V。電流源的作用是提高速度。）

3.1.2 輸入結(jié)構(gòu)

輸入部分如圖三，輸入差分對直流偏置電平也需要在VCC-1.3V。在這里要特別注意，關(guān)于連接的方式和匹配，在下文詳細(xì)論述。

3.2 CML 接口結(jié)構(gòu)

CML電路驅(qū)動器有這樣幾個特點，包括高速能力，可調(diào)整邏輯輸出擺幅，電平調(diào)整，可調(diào)slew rate.

3.2.1 CML輸出結(jié)構(gòu)

CML驅(qū)動器基于開漏輸出和壓控電流源使用NMOS晶體管。輸出需要通過電阻上拉至VDD，這是因為NMOS只能驅(qū)動下降沿。因為輸出電壓擺幅是由負(fù)載決定，壓控電流源用于改變電流值從而驅(qū)動負(fù)載。負(fù)載電阻和外部參考電阻可以靠近放置以優(yōu)化輸出電壓擺幅。（這里說的比較簡單，從其他的文獻上查得的資料，上拉電阻一般選用50歐姆，電流源的電流為16mA，這樣就會有差分800mV的電壓擺幅）

3.2.2 CML輸入結(jié)構(gòu)

輸入部分需要有上拉電阻將共模電壓拉至正常的值。在這里為1.5V當(dāng)上拉電阻沒有包含在芯片中時，就需要特別小心這部分的電路設(shè)計。上拉電阻要盡可能的靠近器件。NMOS晶體管在這里作為一個latch（鎖存器），配合一個高速時鐘，用來鎖存數(shù)據(jù)。（這里好像是針對TI的某個器件來說的，和典型的CML電路有些不同。）

3.3 VML 接口結(jié)構(gòu)

德州儀器公司的voltage-mode logic （VML）電平與LVPECL兼容。和CML一樣，VML基于CMOS工藝，但VML不需要上拉電阻，以為其內(nèi)部使用了NMOS與PMOS用以驅(qū)動上升沿和下降沿。該電平使用不多，所以不詳細(xì)論述了。

3.4 LVDS接口結(jié)構(gòu)

ANSI TIA/EIA-644和IEEE1596.3-1996定義了LVDS接口標(biāo)準(zhǔn)。LVDS的電壓擺幅和速度低于LVPECL，CML和VML，然而LVDS也有其優(yōu)勢，即更低的功耗。許多LVDS驅(qū)動器基于恒定電流所以功耗與傳輸頻率并不匹配。（這句話沒明白）

3.4.1 LVDS輸出結(jié)構(gòu)

LVDS輸出結(jié)構(gòu)與VML類似，只是TI的LVDS SERDES輸出結(jié)構(gòu)使用了反饋回路來調(diào)整共模電壓值。如圖8所示，一個電流源與NMOS的漏極鏈接用來控制輸出電流，典型值為3.5mA，通過終端的100歐姆匹配電阻，得到350mA的電壓擺幅。

3.4.2 LVDS 輸入結(jié)構(gòu)

TI的基于LVDS的SERDES芯片使用差分信號，使用NMOS晶體管，輸入必須使用100歐姆的終端電阻跨接于兩個差分電平。并且共模電平約為1.2V。匹配電阻必須盡量靠近接收端擺放。電流源用來給差分線提供小電流。

tips：

1、按照標(biāo)準(zhǔn)，CML的共模電壓為VCC-0.2V，這個計算是基于電流源電流為16mA，上拉電阻值為50歐姆。為什么Ti這個表格里的這個共模電壓是1.5V？這里需要再查閱一些文獻看。

4 各個端口的連接

直流耦合用于當(dāng)共模電壓不造成問題，且為了避免電容造成的阻抗不連續(xù)。 
交流耦合用于消除共模電壓，主要用于不同的邏輯電平，并假定一個直流平衡的信號模式。

4.1 LVPECL

4.1.1 LVPECL驅(qū)動器——直流耦合

直流耦合時，LVPECL需要VCC-2V的終端。當(dāng)VCC為3.3V時，該電壓為1.3V。終端電阻Rt必須和傳輸阻抗Z0相同。 

4.1.2 LVPECL驅(qū)動器——交流耦合

在交流耦合的情況下，由于沒有直流路徑供給下降沿信號，所以LVPECL驅(qū)動器輸出需要通過一個電阻連接至地，這個電阻的大型約在140~220歐姆。在接收端，終端電平必須為VCC-1.3V（5V為3.7V，3.3V為2V）

Rt與Z0一致。

4.2 CML

4.2.1 CML的直流耦合

CML的匹配只要加上一個上拉（芯片內(nèi)未射開漏上拉），上拉電阻等于傳輸線阻抗Z0。如果芯片內(nèi)都有上拉，則直接連接即可。

4.2.2 CML的交流耦合

在AC耦合時，需要上拉電阻提供上升沿電平。

4.4 LVDS

因為LVDS是電流驅(qū)動器，所以只能通過DC耦合，電流通過跨接的終端電阻轉(zhuǎn)化為電壓信號。典型的來說，差分匹配電阻Rt為100歐姆，但是這個還要根據(jù)傳輸阻抗Z0。（在PCB上Z0一般為50歐姆）

5 偏置和終端電路

5.1 偏置

最簡單的偏置電壓使用分壓電阻網(wǎng)絡(luò)即可。 

舉個LVPECL的例子（原文是VML的例子）。3.3V的LVPECL的偏置電壓為2V，所以：

3.3*(R2/(R1+R2))=2

可以根據(jù)這個算式，算出R1與R2的關(guān)系，R1=0.65R2

5.2 終端匹配

對于差分電路，有四種典型的終端和偏置方式，他們有各自的優(yōu)缺點。

5.2.1 差分匹配

這是最簡單的一種，R1和R2用以分壓，他們的值在k級別，使得輸入共模電平在接收端允許的范圍。

該方式的主要的缺點是元器件的數(shù)量以及電源的消耗通過分壓網(wǎng)絡(luò)。然而，這種方式可以通過選擇更大阻值的R1，R2來降低功耗。

5.2.2 帶有去耦電容的差分匹配

第二種方法是和第一種很相似，但終端匹配電阻采用50歐姆，且兩個匹配電阻間通過一個去耦電容接地。 

這種差分匹配，主要的缺點在于元器件數(shù)量和電源消耗；然而，電源消耗可以通過調(diào)整R1,R2的值。優(yōu)點在于，當(dāng)出現(xiàn)傳輸線造成的信號歪斜時，比如差分信號并不是同時到達時，該電容可以成為一個對小信號的低阻對地路徑。

5.2.3 簡化電路

第三種方法如下圖22.

理想的配置是使得R1||R2等于Z0。同時滿足電阻分壓。 
可以繼續(xù)舉LVPECL的例子。 
算得R1||R2 = 50 又根據(jù)上文的關(guān)系，可得，R1=82，R2=130 
顯然，在這個例子里，有更少的R1和R2，但是由于R1和R2的電阻較小，所以功耗比較大。

5.2.4 帶一個偏置電阻網(wǎng)絡(luò)的差分匹配

最后一種方式將偏置網(wǎng)絡(luò)合并為一個，如圖24. 

這是一個非常簡潔的電路，易于只存在一個分壓網(wǎng)絡(luò)用于兩個差分線，減少了電源消耗。去耦電容和匹配電阻消減了電路噪聲，和信號歪斜。 
當(dāng)芯片不存在內(nèi)部的偏置電路時，這種方法是最好的終端和偏置電路之一。 
R1和R2在k級的電阻中選，Z0等于傳輸阻抗。

這種配置時，匹配電阻靠近芯片擺放，偏置電路遠(yuǎn)離該部分。去耦電容同樣必須靠近芯片擺放。

加個補充，來源于網(wǎng)上，提到CML和LVDS的速度問題。

1、CML和(P)ECL他們的Driver不是工作在開關(guān)狀態(tài)（飽和、截至），而是工作在臨界狀態(tài)，因此他們右low到high的切換過程是很迅速的，同時也正是因為其工作在臨界狀態(tài)，它的靜態(tài)損耗比LVDS要大，說白了也就是發(fā)熱大。 
2、swing大小的問題，其實這個主要是針對接受器來說，當(dāng)receiver的容限變大的時候，其允許的傳輸速度也將會更大。一個很好的例子就是SATA 1.0和PCIE 1.0，其PHY的Driver部分是相類似的，不過PCIE定義的接受電平為85mV（但愿我沒記錯）而SATA的接收電平為250mV，這樣在傳輸時,PCIE允許的傳輸速度就大于SATA。

在平時的工作中，經(jīng)常會接觸到各種差分電平的轉(zhuǎn)換，網(wǎng)上也有很多這樣的資料，但發(fā)現(xiàn)有些混亂，所以找了TI的這份文檔進行翻譯，一是系統(tǒng)的歸類一下，二是自己也能通過這個來加深理解和學(xué)習(xí)。這個文檔對于各個電平的結(jié)構(gòu)講解的一般，很多是根據(jù)TI的器件來說的。但是其后半部分連接方式的講解是非常有價值的，通過這部分可以從原理上了解匹配和偏置電路的搭建，強烈建議大家一讀。

1概要

隨著通訊速度的提升，出現(xiàn)了很多差分傳輸接口，以提升性能，降低電源功耗和成本。早期的技術(shù)，諸如emitter-coupled logic（ECL），使用不變的負(fù)電源供電，在當(dāng)時用以提升噪聲抑制。隨著正電壓供電技術(shù)發(fā)展，諸如TTL和CMOS技術(shù)，原先的技術(shù)優(yōu)點開始消失，因為他們需要一些-5.2V或-4.5V的電平。 
在這種背景下，ECL轉(zhuǎn)變?yōu)閜ositive/pseduo emitter-coupled logic （PECL）,簡化了板級布線，摒棄了負(fù)電平供電。PECL要求提供800mV的電壓擺幅，并且使用5V對地的電壓。LVPECL類似于PECL也就是3.3V供電，其在電源功耗上有著優(yōu)點。 
當(dāng)越來越多的設(shè)計采用以CMOS為基礎(chǔ)的技術(shù)，新的高速驅(qū)動電路開始不斷涌現(xiàn)，諸如current mode logic（CML），votage mode logic（VML），low-voltage differential signaling（LVDS）。這些不同的接口要求不同的電壓擺幅，在一個系統(tǒng)中他們之間的連接也需要不同的電路。 
本應(yīng)用手冊主要內(nèi)容為：TI的不同的SERDES器件，輸入輸出結(jié)構(gòu)，多種高速驅(qū)動器，以及偏置和終端電路。 
在不同的接口之間，往往采用交流耦合的方式（ac-coupling），從而可以獨立的對驅(qū)動器和接收器進行處理。 
1. 不同接口之間的轉(zhuǎn)換 
2. 不同信號電平的轉(zhuǎn)換 
3. 不同地之間的轉(zhuǎn)換

2各信號電平

第一步首先是理解各個接口點邏輯電平，主要討論LVPECL，CML，VML，以及LVDS。 
表一為這些接口的輸出電平。 

表一，各接口電平規(guī)范

圖一

3輸入輸出結(jié)構(gòu)

在上文中提到了關(guān)于LVPECL，CML，VML以及LVDS驅(qū)動器，這些都是基于CMOS技術(shù)的。這個部分介紹各個種類的輸入輸出結(jié)果。

3.1 LVPECL接口

LVPECL由ECL和PECL發(fā)展而來，使用3.3V電平。

3.1.1 LVPECL 輸出結(jié)構(gòu)

LVPECL的典型輸出為一對差分信號，他們的射擊通過一個電流源接地。這一對差分信號驅(qū)動一對射極跟隨器，為Output+與Output-提供電流驅(qū)動。50歐姆電子一頭接輸出，一端接VCC-2V。在射級輸出級電平為VCC-1.3V。這樣50歐姆的電阻兩端電勢差為0.7V，電流為14mA。（這一部分電路的計算方法我個人理解為，VCC過通過射級跟隨器，等效于兩個二極管，約為1.3V的電勢下降，此時的射級跟隨器的基極電壓為VCC-1.3V+0.7V。電流源的作用是提高速度。）

3.1.2 輸入結(jié)構(gòu)

輸入部分如圖三，輸入差分對直流偏置電平也需要在VCC-1.3V。在這里要特別注意，關(guān)于連接的方式和匹配，在下文詳細(xì)論述。

3.2 CML 接口結(jié)構(gòu)

CML電路驅(qū)動器有這樣幾個特點，包括高速能力，可調(diào)整邏輯輸出擺幅，電平調(diào)整，可調(diào)slew rate.

3.2.1 CML輸出結(jié)構(gòu)

CML驅(qū)動器基于開漏輸出和壓控電流源使用NMOS晶體管。輸出需要通過電阻上拉至VDD，這是因為NMOS只能驅(qū)動下降沿。因為輸出電壓擺幅是由負(fù)載決定，壓控電流源用于改變電流值從而驅(qū)動負(fù)載。負(fù)載電阻和外部參考電阻可以靠近放置以優(yōu)化輸出電壓擺幅。（這里說的比較簡單，從其他的文獻上查得的資料，上拉電阻一般選用50歐姆，電流源的電流為16mA，這樣就會有差分800mV的電壓擺幅）

3.2.2 CML輸入結(jié)構(gòu)

輸入部分需要有上拉電阻將共模電壓拉至正常的值。在這里為1.5V當(dāng)上拉電阻沒有包含在芯片中時，就需要特別小心這部分的電路設(shè)計。上拉電阻要盡可能的靠近器件。NMOS晶體管在這里作為一個latch（鎖存器），配合一個高速時鐘，用來鎖存數(shù)據(jù)。（這里好像是針對TI的某個器件來說的，和典型的CML電路有些不同。）

3.3 VML 接口結(jié)構(gòu)

德州儀器公司的voltage-mode logic （VML）電平與LVPECL兼容。和CML一樣，VML基于CMOS工藝，但VML不需要上拉電阻，以為其內(nèi)部使用了NMOS與PMOS用以驅(qū)動上升沿和下降沿。該電平使用不多，所以不詳細(xì)論述了。

3.4 LVDS接口結(jié)構(gòu)

ANSI TIA/EIA-644和IEEE1596.3-1996定義了LVDS接口標(biāo)準(zhǔn)。LVDS的電壓擺幅和速度低于LVPECL，CML和VML，然而LVDS也有其優(yōu)勢，即更低的功耗。許多LVDS驅(qū)動器基于恒定電流所以功耗與傳輸頻率并不匹配。（這句話沒明白）

3.4.1 LVDS輸出結(jié)構(gòu)

LVDS輸出結(jié)構(gòu)與VML類似，只是TI的LVDS SERDES輸出結(jié)構(gòu)使用了反饋回路來調(diào)整共模電壓值。如圖8所示，一個電流源與NMOS的漏極鏈接用來控制輸出電流，典型值為3.5mA，通過終端的100歐姆匹配電阻，得到350mA的電壓擺幅。

3.4.2 LVDS 輸入結(jié)構(gòu)

TI的基于LVDS的SERDES芯片使用差分信號，使用NMOS晶體管，輸入必須使用100歐姆的終端電阻跨接于兩個差分電平。并且共模電平約為1.2V。匹配電阻必須盡量靠近接收端擺放。電流源用來給差分線提供小電流。

tips：

1、按照標(biāo)準(zhǔn)，CML的共模電壓為VCC-0.2V，這個計算是基于電流源電流為16mA，上拉電阻值為50歐姆。為什么Ti這個表格里的這個共模電壓是1.5V？這里需要再查閱一些文獻看。

4 各個端口的連接

直流耦合用于當(dāng)共模電壓不造成問題，且為了避免電容造成的阻抗不連續(xù)。 
交流耦合用于消除共模電壓，主要用于不同的邏輯電平，并假定一個直流平衡的信號模式。

4.1 LVPECL

4.1.1 LVPECL驅(qū)動器——直流耦合

直流耦合時，LVPECL需要VCC-2V的終端。當(dāng)VCC為3.3V時，該電壓為1.3V。終端電阻Rt必須和傳輸阻抗Z0相同。 

4.1.2 LVPECL驅(qū)動器——交流耦合

在交流耦合的情況下，由于沒有直流路徑供給下降沿信號，所以LVPECL驅(qū)動器輸出需要通過一個電阻連接至地，這個電阻的大型約在140~220歐姆。在接收端，終端電平必須為VCC-1.3V（5V為3.7V，3.3V為2V）

Rt與Z0一致。

4.2 CML

4.2.1 CML的直流耦合

CML的匹配只要加上一個上拉（芯片內(nèi)未射開漏上拉），上拉電阻等于傳輸線阻抗Z0。如果芯片內(nèi)都有上拉，則直接連接即可。

4.2.2 CML的交流耦合

在AC耦合時，需要上拉電阻提供上升沿電平。

4.4 LVDS

因為LVDS是電流驅(qū)動器，所以只能通過DC耦合，電流通過跨接的終端電阻轉(zhuǎn)化為電壓信號。典型的來說，差分匹配電阻Rt為100歐姆，但是這個還要根據(jù)傳輸阻抗Z0。（在PCB上Z0一般為50歐姆）

5 偏置和終端電路

5.1 偏置

最簡單的偏置電壓使用分壓電阻網(wǎng)絡(luò)即可。 

舉個LVPECL的例子（原文是VML的例子）。3.3V的LVPECL的偏置電壓為2V，所以：

3.3*(R2/(R1+R2))=2

可以根據(jù)這個算式，算出R1與R2的關(guān)系，R1=0.65R2

5.2 終端匹配

對于差分電路，有四種典型的終端和偏置方式，他們有各自的優(yōu)缺點。

5.2.1 差分匹配

這是最簡單的一種，R1和R2用以分壓，他們的值在k級別，使得輸入共模電平在接收端允許的范圍。

該方式的主要的缺點是元器件的數(shù)量以及電源的消耗通過分壓網(wǎng)絡(luò)。然而，這種方式可以通過選擇更大阻值的R1，R2來降低功耗。

5.2.2 帶有去耦電容的差分匹配

第二種方法是和第一種很相似，但終端匹配電阻采用50歐姆，且兩個匹配電阻間通過一個去耦電容接地。 

這種差分匹配，主要的缺點在于元器件數(shù)量和電源消耗；然而，電源消耗可以通過調(diào)整R1,R2的值。優(yōu)點在于，當(dāng)出現(xiàn)傳輸線造成的信號歪斜時，比如差分信號并不是同時到達時，該電容可以成為一個對小信號的低阻對地路徑。

5.2.3 簡化電路

第三種方法如下圖22.

理想的配置是使得R1||R2等于Z0。同時滿足電阻分壓。 
可以繼續(xù)舉LVPECL的例子。 
算得R1||R2 = 50 又根據(jù)上文的關(guān)系，可得，R1=82，R2=130 
顯然，在這個例子里，有更少的R1和R2，但是由于R1和R2的電阻較小，所以功耗比較大。

5.2.4 帶一個偏置電阻網(wǎng)絡(luò)的差分匹配

最后一種方式將偏置網(wǎng)絡(luò)合并為一個，如圖24. 

這是一個非常簡潔的電路，易于只存在一個分壓網(wǎng)絡(luò)用于兩個差分線，減少了電源消耗。去耦電容和匹配電阻消減了電路噪聲，和信號歪斜。 
當(dāng)芯片不存在內(nèi)部的偏置電路時，這種方法是最好的終端和偏置電路之一。 
R1和R2在k級的電阻中選，Z0等于傳輸阻抗。

這種配置時，匹配電阻靠近芯片擺放，偏置電路遠(yuǎn)離該部分。去耦電容同樣必須靠近芯片擺放。

加個補充，來源于網(wǎng)上，提到CML和LVDS的速度問題。

1、CML和(P)ECL他們的Driver不是工作在開關(guān)狀態(tài)（飽和、截至），而是工作在臨界狀態(tài)，因此他們右low到high的切換過程是很迅速的，同時也正是因為其工作在臨界狀態(tài)，它的靜態(tài)損耗比LVDS要大，說白了也就是發(fā)熱大。 
2、swing大小的問題，其實這個主要是針對接受器來說，當(dāng)receiver的容限變大的時候，其允許的傳輸速度也將會更大。一個很好的例子就是SATA 1.0和PCIE 1.0，其PHY的Driver部分是相類似的，不過PCIE定義的接受電平為85mV（但愿我沒記錯）而SATA的接收電平為250mV，這樣在傳輸時,PCIE允許的傳輸速度就大于SATA。

轉(zhuǎn)自：http://share./tech/2777/LVDS,CML,LVPECL,VML接口詳細(xì)介紹