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半導體先進封裝技術進入高速滲透期，國內(nèi)封測大廠提前完成布局，未來幾年受益巨大發(fā)展前景廣闊。
1. 國內(nèi)專業(yè)代工封測企業(yè)迎來發(fā)展良機 據(jù)WSTS 統(tǒng)計，2013 年全球半導體行業(yè)市場規(guī)模首次超過了3000 億美元，是所有電子類產(chǎn)品最重要的上游環(huán)節(jié)，其下游產(chǎn)品涉及到人們生活中的方方面面，不論是日常辦公娛樂用的計算機、手機、平板電腦等消費電子，還是生活中用到的各種家用電器，以及出行用到的各類交通工具都離不開半導體產(chǎn)品。
1.1 半導體產(chǎn)業(yè)鏈概況 半導體是電子行業(yè)領域中一個市場規(guī)模體量無比巨大的子行業(yè)，不過與其他電子子行業(yè)相比半導體產(chǎn)業(yè)鏈結構相對比較簡單。半導體產(chǎn)業(yè)鏈由IC 設計、晶圓制造、封裝與測試三個環(huán)節(jié)組成。 IC 設計是半導體產(chǎn)業(yè)鏈上最核心的一環(huán)。整個半導體產(chǎn)業(yè)鏈都是以IC 設計廠商為中心，由IC 設計廠來最初發(fā)現(xiàn)下游需求和最終完成產(chǎn)品變現(xiàn)。首先IC 設計廠商根據(jù)下游市場需求來進行產(chǎn)品設計，產(chǎn)品設計好后找到晶圓制造廠商和封裝測試廠商來進行芯片的生產(chǎn)，并向晶圓制造廠商和封裝測試廠商支付代工費用，最后由IC 設計廠商把生產(chǎn)好的芯片賣給下游客戶完成最終的產(chǎn)品變現(xiàn)。 晶圓制造和封裝測試這兩個環(huán)節(jié)在整個半導體產(chǎn)業(yè)鏈上則扮演著產(chǎn)品代工生產(chǎn)和集成組裝兩個角色，實現(xiàn)了產(chǎn)品從設計圖紙到成品的轉變，同樣也是形成產(chǎn)業(yè)鏈閉環(huán)的重要環(huán)節(jié)。
根據(jù)IC 設計、晶圓制造和封裝測試這三個環(huán)節(jié)的不同組成方式，半導體行業(yè)存在兩大商業(yè)模式：IDM和Fabless+代工。 IDM（Integrated Device Manufacturing）為垂直產(chǎn)業(yè)鏈一體化模式，由一家廠商同時完成設計、制造、封裝三個環(huán)節(jié)，這一模式有利于半導體產(chǎn)業(yè)鏈對下游需求的快速反應。PC 時代，在Intel 的推動下IDM模式盛極一時。目前，全球采用IDM 模式的IC 大廠主要有Intel、Samsung、TI、STM 等廠商。 不過，隨著智能手機時代的來臨，F(xiàn)abless+代工模式開始崛起，已經(jīng)有超越IDM之勢。Fabless+代工模式則是在垂直產(chǎn)業(yè)鏈上采用專業(yè)化分工的商業(yè)模式，三個環(huán)節(jié)分別由專門的廠商來完成。 這樣Fabless IC 設計廠商不再需要大額資金自己投資建設生產(chǎn)線，降低了IC 設計環(huán)節(jié)進入壁壘，同時也降低了IC 設計廠商一款產(chǎn)品開發(fā)不成功的風險，從而使得IC 設計環(huán)節(jié)有更多中小廠商能夠進入，設計出更多更優(yōu)質的產(chǎn)品來滿足市場多樣性需求。 晶圓制造和封裝測試環(huán)節(jié)具有非常大的規(guī)模效應，通過專業(yè)化代工的模式，更有利于產(chǎn)能資源整合，實現(xiàn)產(chǎn)能資源的優(yōu)化配置。一方面是產(chǎn)能利用率的提高帶來半導體行業(yè)生產(chǎn)成本的降低，另一方面則是專業(yè)代工產(chǎn)品多樣化有利于分散下游終端產(chǎn)品需求變化帶來的產(chǎn)品需求結構的變化。 因此，在移動智能終端時代，以“高通+臺積電+日月光”為代表的Fabless+代工模式已經(jīng)逐漸趕超IDM 模式，一些IDM 廠商逐漸轉向Fablite 和Fabless模式轉變。 曾經(jīng)的PC 芯片巨頭AMD 就在2009 年完成了IC 設計和晶圓制造的分拆，分拆出了現(xiàn)在全球第二大的晶圓代工廠GlobalFoundry。
1.2 封裝與測試是半導體產(chǎn)業(yè)鏈上重要一環(huán) 封裝與測試是半導體產(chǎn)業(yè)鏈上重要一環(huán)，產(chǎn)值在產(chǎn)業(yè)鏈中的占比一直非常穩(wěn)定。 根據(jù)Gartner 的統(tǒng)計，2013 年全球半導體封裝與測試行業(yè)市場規(guī)模為498 億美元，較上年同比增長4.1%，近五年年復合增長率為5.5%，占全球半導體行業(yè)市場規(guī)模比值為16.4%。過去五年，封裝測試環(huán)節(jié)在整個半導體產(chǎn)業(yè)中產(chǎn)值占比一直非常穩(wěn)定，始終保持在16%-17%這個穩(wěn)定區(qū)間。
據(jù)中國半導體行業(yè)協(xié)會統(tǒng)計，2013 年國內(nèi)集成電路封裝與測試市場規(guī)模為1100億，同比增長6.1%，近十年年復合增長率高達16.3%，遠高于全球半導體封測行業(yè)的增速。這主要得益于大陸終端市場需求旺盛，下游眾多終端設備生產(chǎn)廠商紛紛到大陸來設廠，帶來了對半導體產(chǎn)品需求的高速增長。 2013 年國內(nèi)集成電路封測行業(yè)產(chǎn)值占到集成電路行業(yè)產(chǎn)值的44%，并且在過去十年始終保持在40%以上的很高水平。如此高的產(chǎn)值占比主要是由于在半導體產(chǎn)業(yè)鏈上，封裝與測試環(huán)節(jié)具有技術壁壘相對最低、勞動力成本要求最高和資本壁壘較高的特點，所以國內(nèi)最適合半導體封裝測試行業(yè)發(fā)展，從而使得封裝與測試環(huán)節(jié)一直占據(jù)國內(nèi)集成電路產(chǎn)業(yè)鏈的主導。這就從側面表明了國內(nèi)半導體封測環(huán)節(jié)較全球半導體行業(yè)顯得更為重要。 圖: 國內(nèi)封裝與測試占比一直保持在40%以上
1.3 封裝與測試行業(yè)競爭格局有利于國內(nèi)廠商追趕 半導體產(chǎn)業(yè)作為全球新興科技發(fā)展的前沿，整個產(chǎn)業(yè)鏈都屬于高技術密集型產(chǎn)業(yè)。盡管半導體封測環(huán)節(jié)相對于產(chǎn)業(yè)鏈上其他環(huán)節(jié)技術壁壘稍低，但是與電子行業(yè)內(nèi)其他產(chǎn)業(yè)鏈上的系統(tǒng)集成環(huán)節(jié)比較起來技術壁壘還是高很多。同時半導體封測行業(yè)還有較高的資本壁壘，從而使得整個行業(yè)的集中度處于一個較高的水平。 行業(yè)龍頭臺灣日月光市場份額為18.9%，美國的Amkor 市場份額也超過了10%。行業(yè)Top 5 廠商合計市占率超過了50%。中國廠商長電科技則排到了全球封測行業(yè)中第六位，市占率為3.4%，將有望成為未來國內(nèi)半導體封測公司中能夠沖進全球第一陣營的企業(yè)。 圖：封測企業(yè)前十市場份額
全球前十封測企業(yè)中有5 家廠商來自臺灣，2 家廠商來自新加坡，美國、日本和中國大陸各1 家。這主要和全球晶圓制造業(yè)企業(yè)分布緊密相關，臺灣有臺積電和聯(lián)電兩家晶圓制造大廠，新加坡有GlobalFoundry。從這一方面來看，未來國內(nèi)封測企業(yè)的發(fā)展還有賴于晶圓制造環(huán)節(jié)的進步。 圖：2013 年前十封測企業(yè)分布情況
從集中度變化趨勢來看，過去五年半導體封測行業(yè)龍頭廠商日月光和Top5 廠商的市占率都基本維持穩(wěn)定。日月光的市占率基本維持在18%左右，呈緩慢增長趨勢；行業(yè)Top 5 廠商的市占率則一直保持在51%左右，這表明封測行業(yè)龍頭廠商基本保持和行業(yè)同步增長的狀態(tài)。從而對于處在追趕狀態(tài)的中國本土封測廠商非常有利。
不過，目前國內(nèi)封測市場基本被國際IDM 大廠的封測廠占據(jù)。國內(nèi)前十名封測企業(yè)中內(nèi)資本土廠商僅有兩家，長電科技的母公司江蘇新潮科技和南通華達微電子，2013 年分別實現(xiàn)銷售收入66.5 億和41.3 億。 這主要是由于中國同時擁有巨大的終端市場需求和廉價的勞動力，所以海外IDM大廠紛紛把封測廠簽到中國大陸來。2003 年Intel 在成都建立了其全球三大封測廠之一，現(xiàn)在該工廠年銷售額高達188 億，占到國內(nèi)市場份額的17%。
1.4 專業(yè)代工封測企業(yè)迎來發(fā)展良機 正如前面對半導體行業(yè)商業(yè)模式的分析，未來隨著制程的降低和晶圓尺寸的增大半導體制造環(huán)節(jié)的資本開支將呈指數(shù)增長，這也就導致更多的IDM 廠商難以繼續(xù)保持IDM 模式。這些為了能夠獲得更高制程來保持產(chǎn)品競爭力，必然向Fabless+代工模式轉變，保留設計環(huán)節(jié)并把制造環(huán)節(jié)讓專業(yè)晶圓制造和封測廠商來完成。 因此在過去幾年，專業(yè)代工封測行業(yè)市場份額占比逐年提升，從2009 年的45.2%增長到了2013年的50.4%。 圖：專業(yè)代工封測占比穩(wěn)步提升
未來中小IDM 廠商向Fabless+代工模式轉變的趨勢仍將持續(xù)，并且采用更先進制程將很可能成為這一趨勢加速的重要催化劑。據(jù)Gartner 預測，專業(yè)代工封測行業(yè)2018 年市場規(guī)模將達到251 億美元，年復合增長率為5.7%，快于整個半導體封測行業(yè)4.9%的增速。預計占比將穩(wěn)步提升，從當前的50.4%提高到2018 年的52.4%。 圖：專業(yè)代工封測占比穩(wěn)步提升
2. 半導體封裝技術發(fā)展歷程 2.1 半導體封裝技術演進路徑 集成電路封裝作為產(chǎn)業(yè)鏈上重要一環(huán)，封裝技術伴隨著晶圓制造環(huán)節(jié)技術的進步快速提升。由于集成電路核心功能是進行數(shù)據(jù)運算，所以封裝技術的演進歷程就是圍繞著芯片運算能力和交互能力不斷提升的過程，即芯片內(nèi)核有效面積比例和I/O 引腳數(shù)量兩個維度的不斷提升。 為了能夠提高芯片運算能力，晶圓制造環(huán)節(jié)是緊跟Moore 定律不斷提高單位面積內(nèi)晶體管數(shù)量。而在封裝環(huán)節(jié)則是體現(xiàn)在不斷提高芯片內(nèi)核的有效面積，封裝面積/芯片面積之比不斷縮小，從而實現(xiàn)在制程工藝相同情況下同樣大小的芯片內(nèi)晶體管數(shù)量增多。 在運算能力提升的同時，芯片與外界需要有大量的數(shù)據(jù)輸入輸出以及更多的控制信號，所以對芯片的交互能力提出了更高要求。這也就意味著芯片I/O 引腳數(shù)量的快速增加。 圍繞著運算能力和交互能力的提升，芯片封裝技術的歷史演進過程可以分為三個階段，分別體現(xiàn)為外部引腳形狀的改變、內(nèi)部連接方式的改變和封裝技術融合三種不同的表現(xiàn)形式。 圖：半導體封裝技術演進歷程
2.2 階段一：外部引腳形式不斷優(yōu)化 最初的DIP（雙列直插式）封裝技術指采用雙列直插形式封裝的集成電路芯片，絕大多數(shù)中小規(guī)模集成電路(IC)均采用這種封裝形式。最早的4004、8008、8086、8088等CPU 都采用了DIP 封裝形式。不過，采用這一技術進行封裝的芯片面積與內(nèi)核面積之比比較大，從而體積也較大；而且I/O 引腳數(shù)也比較少，一般不超過100 個。 上世紀80 年代開始，隨著表面組裝技術SMT（SurfaceMount Technology）的興起，芯片引腳形狀就從原來的直插式開始轉變?yōu)橘N裝短引線或無引線形式。這一技術大幅提高了芯片組裝效率。在之后的十多年時間里，芯片封裝領域逐漸出現(xiàn)了SOP（Small Out-Line Package）、QFP（Quad Flat Package）、QFN（Quad Flat No-leadPackage）等技術。 經(jīng)十多年研制開發(fā)的QFP 不但解決了LSI 的封裝問題，而且適于使用SMT 在PCB 或其他基板上表面貼裝，使QFP 終于成為SMT 主導電子產(chǎn)品并延續(xù)至今。為了適應電路組裝密度的進一步提高，QFP 的引腳間距目前已從1.27mm發(fā)展到了0.3mm。由于引腳間距不斷縮小，I／O 數(shù)不斷增加，封裝體積也不斷加大，給電路組裝生產(chǎn)帶來了許多困難，導致成品率下降和組裝成本的提高。另一方面由于受器件引腳框架加工精度等制造技術的限制，0.3mm已是QFP 引腳間距的極限，這都限制了組裝密度的提高。 圖：第一階段芯片封裝技術演進主要體現(xiàn)在外部引腳形狀的改變
20 世紀80~90 年代，隨著IC 特征尺寸不斷減小及集成度的不斷提高，芯片尺寸也不斷增大，IC 發(fā)展到了超大規(guī)模IC（VeryLarge Scale Integration，VLSI）階段，可集成門電路高達數(shù)百萬以及數(shù)千萬只，其I/O 數(shù)也達到數(shù)百個甚至超過1000 個。這樣原來四邊引出的QFP 及其他類型的電子封裝已無法滿足封裝VLSI 的要求。 于是一類先進的芯片封裝PGA（Pin Grid Array，插針陣列）和BGA(Ball GridArray，焊球陣列)應運而生，電子封裝引線由周邊型發(fā)展成面陣型。這類封裝方法一般使用層壓基板取代傳統(tǒng)封裝用的金屬框架，其I/O 引腳分布在芯片封裝下面。PGA和BGA技術具有大大增加I/O 數(shù)和引腳間距、引線短和再布線等眾多優(yōu)點。從而消除了QFP 技術的高I/O 數(shù)帶來的生產(chǎn)成本和可靠性問題。 但是由于PGA 受到體積大且太重、制作工藝復雜且成本高和不能使用SMT 進行表面貼裝等缺點的限制，在VLSI 時同樣無能為力難以實現(xiàn)工業(yè)化規(guī)模生產(chǎn)。而BGA技術綜合了QFP 和PGA 的優(yōu)點，最終取代了PGA封裝技術。至此，多年來一直大大滯后芯片發(fā)展的集成電路封裝，由于BGA 的開發(fā)成功而終于能夠適應芯片發(fā)展的不乏。 并且，在外部引腳數(shù)增多的同時，芯片內(nèi)部封裝效率也急劇提升，封裝面積/芯片面積從最初的100:1 提升到了達到CSP 標準的1.2:1 水平。最初流行的DIP，以40個I/O 的CPU 為例，封裝面積/芯片面積為（15.24×50）÷（3×3）=85:1。后來主流的QFP 封裝尺寸大幅減小，但是封裝面積/芯片面積仍然很大。以引腳0.5mm節(jié)距有208 個I/O 的QFP 為例，要封裝10mm2 的LSI 芯片，需要的封裝尺寸為28 mm2，這樣封裝面積/芯片面積之比仍然為（28×28）÷（10×10）=7.8:1。后來在BGA 基礎上開發(fā)出來的FBGA 更是把封裝面積/芯片面積之比再次大幅減小，使得BGA 封裝面積/芯片面積≤1.2:1，達到了芯片尺寸封裝（Chip Size Package，CSP）標準。解決了長期存在的芯片小而封裝大的根本矛盾。
2.3 階段二：先進封裝技術突破 當封裝形式發(fā)展到BGA 之后，要想再依靠改變外部引腳形狀來同步提升芯片運算性能和交互性能難度越來越大。因此，芯片封裝技術的演進逐漸從外部引腳形狀的優(yōu)化轉變?yōu)閮?nèi)部連接方式的改變，這也是當前主流封測廠商重點研發(fā)領域，在先進封裝技術領域不斷尋求突破。不過，芯片內(nèi)部連接方式改變一般只能在一方面進行產(chǎn)品性能優(yōu)化，所以封測廠商會根據(jù)產(chǎn)品需求來對某一技術進行重點突破。 目前，半導體封裝技術的主流發(fā)展方向包括FC（Flip Chip，倒裝）、WLCSP（WaferLevel Chip Scale Packaging，晶圓級芯片規(guī)模封裝）、Bumping（凸塊技術）、TSV（Through Silicon Via，硅通孔技術）等，其中FC 是實現(xiàn)后面三個技術的基礎。 隨著先進封裝技術的不斷涌現(xiàn)，原來界限非常分明的IC 產(chǎn)業(yè)鏈晶圓制造前道工序和封裝測試后道工序，現(xiàn)在逐漸出現(xiàn)了由晶圓制造技術與封裝測試技術融合的中道工序。中道工序包含Wafer Bumping、WLP、TSV等主要先進封裝技術，從而使得封測廠與晶圓制造廠的關系現(xiàn)在變得更為緊密，現(xiàn)在產(chǎn)值已經(jīng)超過了15 億美元，未來市場規(guī)?？赡軙?00 億美元以上。
2.3.1Flip-Chip 先進封裝技術發(fā)展基礎 在芯片封裝技術發(fā)展到BGA 階段之前，芯片都是有電路的一面方向朝上。芯片與外界的鏈接方式主要是通過細金屬導線來進行連接，這種連接方式被稱為引線鍵合（Wire Bonding）。但是為了能夠進一步提高芯片的I/O 數(shù)以及對于一些高頻的信號處理需要縮短引線長度降低干擾，F(xiàn)lip-Chip 這種新的芯片連接方式應運而生。 FC 是直接通過芯片上呈陣列排布的凸點來實現(xiàn)芯片與封裝襯底（或PCB 板）的互聯(lián)。由于芯片是倒扣在封裝襯底上的，與常規(guī)封裝芯片放置方向相反，故被稱為倒裝芯片。FC 芯片封裝技術現(xiàn)在也成為了先進封裝技術進一步發(fā)展的基礎。
FC 封裝技術相對于原來的WB 封裝技術具有三方面優(yōu)勢：更高密度的I/O 數(shù)，更優(yōu)越的熱學性能，更優(yōu)越的電學性能。 FC 封裝相對于傳統(tǒng)的WB 技術擁有更高密度的I/O 數(shù)，這是其最大的優(yōu)勢。這主要歸功于FC 芯片的Pad（焊盤）陣列排布，它是將芯片上原本是周邊排布的Pad進行再布局，最終以陣列方式引出，從而大幅提高I/O 數(shù)。 FC 封裝在熱學性能上也具有明顯的優(yōu)勢。一般增強散熱型引線鍵合的BGA 器件的耗散功率僅5-10W，F(xiàn)C封裝則通常能產(chǎn)生25W 耗散功率。而如今許多電子器件，如ASIC，微處理器，SOC 等封裝耗散功率都在10-25W 范圍，甚至更大。這也就使得傳統(tǒng)WB 技術難以勝任。 電學性能則是FC 技術的另一個重要優(yōu)點。引線鍵合使用的導線長，對于高頻信號或者其他一些應用會產(chǎn)生嚴重的影響，從而出現(xiàn)明顯的瓶頸。而FC 技術芯片與基板連接距離短，使得芯片能夠處理更高頻率的信號。在過去，2-3GHZ 是IC 封裝的頻率上限，F(xiàn)C 根據(jù)使用的基板技術可高達10-40 GHZ 。
倒裝芯片有三種主要的連接形式：控制塌陷芯片連接 (Controlled Collapse ChipConnection，C4)、直接芯片連接 (Direct chip attach，DCA)和黏著劑連接的芯片F(xiàn)CAA(Flip Chip Adhesive Attachement)。 C4 技術是一種超精細間距的BGA 形式，一般焊球間距為0.2~0.254mm，直徑為0.1~0.127mm，焊球可以安裝在管芯的四周，也可以采用全部或局部的陣列配置型式。不過，該技術采用的97Pb/3Sn 材料回流焊焊接溫度高達320℃，只能采用陶瓷基片，進行大批量生產(chǎn)應用的主要是陶瓷球柵陣列（CBGA）和陶瓷圓柱柵格陣列（CCGA）組建的裝配。C4 元件具有眾多優(yōu)勢：I/O 密度極高、熱性能和電性能優(yōu)異、不存在焊盤尺寸限制、可實現(xiàn)最小的元器件尺寸和質量。 DCA 技術是一種超微細間距的BGA 形式，與C4 技術基本類似。兩者最主要的差異在于焊接方式有所差異，DCA 在焊盤上采用了較低共熔點焊料（37Pb/63Sn），從而使得DCA 裝配時所采用的回流焊接溫度大約為220℃，可以在標準的表面貼裝工藝處理下安置到電路板上面，能夠適合眾多應用場合，尤其在便攜式電子產(chǎn)品的應用中。 FCAA 具有很多形式，它用黏著劑來代替焊料，將管芯與下面的有源電路連接在一起，可以貼裝陶瓷、PCB 基板、柔性電路板和玻璃材料等，這項技術應用非常廣泛。 圖：FC 芯片三種連接方式
FC 技術作為先進半導體封裝技術的基礎啊，未來市場規(guī)模將實現(xiàn)持續(xù)快速增長。一方面受益于市場總需求的提升，另一反面則是對傳統(tǒng)WB 技術的快速替代。在PBGA 領域，目前FC 技術已經(jīng)超越WB 技術占比為57%，未來將繼續(xù)受益于計算機、通訊產(chǎn)品、多媒體設備的需求進一步拉開差距。預計到2017 年，F(xiàn)C PBGA出貨量將達到24億顆，年復合增長率為12%，占比達到83%。
在FBGA 領域，未來五年受益于Memory 封裝和WLP 封裝技術的增多，F(xiàn)C FBGA需求量將快速提升。據(jù)TechSearch 預測，F(xiàn)C FBGA 市場規(guī)模年復合增長率為22%，從2012 年的34 億顆增長到2017 年的93 億顆；而與之對應的傳統(tǒng)WB FBGA 需求量則從202 萬顆減少到168 萬顆。從而，使得倒裝技術在FBGA 中占比由2012 年的14%大幅提升到36%。 圖：FC FBGA 市場規(guī)?？焖偬嵘?/font>
2.3.2Wafer Bumping 晶圓凸點封裝技術 Wafer Bumping 晶圓凸點封裝技術是在傳統(tǒng)FCBGA 技術基礎上進行的優(yōu)化升級。傳統(tǒng)FCBGA 采用的是錫球來實現(xiàn)芯片與基板之間的連接，錫球呈球狀直徑一般為100-200um，I/O 引腳數(shù)較之前的封裝技術大幅提升，但是仍然跟不上IC 微處理器發(fā)展速度。因此，隨著微處理器技術的進步，IC 封裝行業(yè)需要在FCBGA 基礎上進一步提高I/O 引腳密度。并且制程的進一步提高也使得錫球的寬直徑已經(jīng)無法適用于更先進的芯片。 當前IC 封裝行業(yè)對于實現(xiàn)這一目標找到的最優(yōu)解決方案是縮小錫球直徑，從而提出了Bumping技術。目前在眾多Bumping 技術方案中最先進的是CopperPillarBumping 技術，即在芯片連接墊上生長一個銅柱然后再在銅柱上放小半個錫球來實現(xiàn)與基板的連接。 銅柱的直徑較原來整個錫球直徑顯著縮小，由最初的100-200um 的Pitch 減少到了50~100um 的Pitch。這樣就使得芯片I/O 引腳密度大幅提升，小小的芯片底部最多可以達到上萬個I/O 引腳。 圖：傳統(tǒng)FCBGA 與先進Copper Bumping FCBGA 封裝技術比較
I/O 引腳密度的提升是IC 封裝技術進步永恒的目標，Copper Bumping 技術是實現(xiàn)這一目標并且適用于先進制程芯片的必然趨勢，從而成為了全球封測大廠必爭之地。據(jù)Yole Developpement 預計，2017 年全球Copper Bumping 市場規(guī)模將達到2300萬片/年（12 英寸晶圓折算，后同），對應2012 年不到500 萬片/年的市場規(guī)模年復合增長率高達38%。這主要受益于Bumping 技術本身市場規(guī)模年復合20%以上的快速增長，以及Copper Bumping 技術對其他材料Bumping 技術的逐漸替代，CopperBumping 占比將從2012 年的37%提升到2017 年的69%。 在Copper Bumping 領域全球IDM 大廠Intel 技術最為領先，產(chǎn)能近300 萬片/年，占全球一半以上；專業(yè)代工封測大廠中Amkor 技術優(yōu)勢明顯，基本能夠做到直徑40~50um 水平，產(chǎn)能近90 萬片/年；日月光在這一領域快速追趕，近兩年產(chǎn)能快速上量。國內(nèi)封測廠商中長電先進領跑，年產(chǎn)能約為48 萬片/年，華天西鈦緊隨其后，預計今年年底產(chǎn)能達6 萬片/年。
2.3.3WLCSP 晶圓級芯片尺寸封裝技術 隨著晶方科技成功登陸A 股，WLCSP（WaferLevel Chip Scale Packaging）技術成為市場關注焦點。WLCSP 封裝技術可以理解為滿足CSP 標準的WLP 技術。WLP技術是指在指在晶圓前道工序完成后，直接對晶圓進行封裝，再切割分離成單一芯片，相對于傳統(tǒng)封裝將晶圓切割成單個芯片后再進行封裝，WLP 技術在對面積較小的單個芯片封裝成本方面具有明顯的優(yōu)勢，并且對于封裝完成的芯片的一致性也有更高保證。 目前，WLCSP 封裝技術主要有比較普通的晶圓凸點封裝（Wafer Bumping）和比較特別的Shellcase 系列 WLCSP 兩種不同技術路徑。兩種技術盡管都是WLCSP，但是最終得到的產(chǎn)品形態(tài)和產(chǎn)品的制作流程都是截然不同的。 晶圓凸點封裝WLCSP 技術以FC BGA 封裝技術為基礎發(fā)展起來。首先以整片晶圓為對象，在晶圓正面進行加工再布線并制作錫球，同時對晶圓上所有芯片進行加工處理。然后再對加工完成的晶圓進行切割得到單個芯片，最后對芯片進行逐個測試。 Shellcase 系列 WLCSP 最近因為晶方科技上市成為了市場的焦點。Shellcase 系列WLCSP 技術比較特別，它的主要特點是可以將芯片的電路引至芯片的背面后再制作焊墊，在影像傳感器芯片封裝領域具有天然優(yōu)勢。這主要是由于影像傳感芯片的作用主要是光學成像，其功能的實現(xiàn)需要吸納、反饋物體光線，這勢必要求芯片正面無視覺障礙物，即封裝的焊墊不能放在芯片正面，否則會阻礙光線成像。Shellcase 系列 WLCSP 在芯片的正反兩面黏貼玻璃基板（或其他絕緣材料），將芯片線路、焊墊引至背面，玻璃基板具有透明特性。因此，Shellcase 系列 WLCSP 在影像傳感器封裝上具有絕佳的優(yōu)勢。 Shellcase 系列 WLCSP 技術制作流程主要分為6 個步驟：1.純化擴展層并添加擴展墊，2.正面貼合玻璃片一，3.背面腐蝕一個缺口并填充環(huán)氧樹脂再貼合玻璃片二，4.通過沉淀法在背面制作導線并形成T 形連接，5.在背面制作鈍化膜和球柵陣列結構（BGA），6.對晶圓片進行切割和測試。 圖: Shellcase 系列WLCSP 技術封裝流程
WLCSP 封裝技術相對于普通封裝技術最大的優(yōu)勢在于它是對整片晶圓進行加工，封裝效率更高，并且能夠對芯片的一致性有更高保證；封裝成本是與晶圓面積相關，而與芯片個數(shù)無關，所以在對一些面積比較小的芯片進行封裝時成本優(yōu)勢明顯；并且隨著晶圓直徑的增大，加工效率就越高，單個元器件的封裝成本就月底，如12英寸的晶圓面積是8 英寸的一倍以上，那么單個芯片的加工成本就低很多。 目前，WLCSP 封裝技術主要應用在影像傳感器（CIS）、環(huán)境光感應片、微機電系統(tǒng)（MEMS）、射頻識別芯片、醫(yī)療電子器件等領域。其中前兩者采用的是Shellcase系列WLCSP 封裝技術，后面三個領域則兩種封裝技術都可以應用。 據(jù)Yole Developpement 統(tǒng)計，2011 年全球WLCSP 市場規(guī)模為17 億美元左右，2016年將增加到27 億美元，對應年復合增長率為9.9%，基本上整個WLCSP 市場保持持續(xù)穩(wěn)定增長。
WLCSP 封裝技術最主要的應用領域影像傳感器（CIS）市場規(guī)模巨大，2013 年約90億美元，同比增長8%。根據(jù)WSTS 預測，未來三年CIS 行業(yè)復合增長率為6.3%，增長速度較慢。不過，我們認為采用WLCSP 封裝技術的CIS 產(chǎn)品更具價格優(yōu)勢，增長速度會快于行業(yè)平均增速。 圖：全球CIS 市場規(guī)模巨大實現(xiàn)持續(xù)增長
微機電系統(tǒng)（MEMS）是未來WLCSP 封裝技術實現(xiàn)持續(xù)增長的主要推動力。隨著智能手機、平板電腦對輕薄化智能化的不斷追求，以及未來可穿戴設備、智能家居、智能汽車、物聯(lián)網(wǎng)等領域的不斷興起，MEMS 產(chǎn)品的需求將有望出現(xiàn)爆炸式增長。2012 年全球MEMS 產(chǎn)品市場規(guī)模為110 億美元，預計2018 年全球市場規(guī)模將達到225 億美元，對應年復合增長率為12.8%。
2.3.4基于TSV 技術的3D IC 封裝 當芯片封裝技術達到CSP 標準（封裝面積/芯片面積≤1.2）甚至WLP 封裝技術使得封裝面積/芯片面積達到平面封裝的理論最大值1:1 之后，為了能夠進一步提高封裝效率，芯片封裝方法逐漸由2D 向3D 升級。這樣在原有芯片上堆疊上一個芯片就可以使芯片封裝效率輕松提升一倍，從而也使相同封裝面積內(nèi)包含的晶體管數(shù)量增加一倍，有效利用立體空間。 目前，3D 封裝技術主要采用Wire Bonding 技術為基礎，把芯片進行三維堆疊之后，從每一層芯片上引出引線鍵合在基板上。不過，基于Wire Bonding 技術實現(xiàn)的3D 堆疊封裝存在兩個明顯的缺點，一是芯片與芯片之間的連接非常遠，二是每層芯片只能在四周進行引線鍵合使得I/O 數(shù)較少。 未來，TSV（Through Silicon Via，硅通孔）技術成為了替代Wire Bonding 技術，成為3D 封裝主流技術的必然選擇。TSV 技術使得連線長度縮短到了芯片厚度，傳輸距離減少到千分之一，可以實現(xiàn)復雜的多片全硅系統(tǒng)集成，可以顯著縮小RC 延遲，提高計算速度，顯著降低噪聲、能耗和成本。 TSV 制造流程主要分為六個步驟：1.在芯片上打孔，2.在生成的孔內(nèi)形成絕緣層、阻擋層和種子層，3.在深孔內(nèi)鍍銅，4.把芯片減薄到空的深度使銅柱下表面露出，5.把各層芯片進行堆疊，6.最終對堆疊好的多層芯片進行封裝完成基于TSV 技術的3D芯片封裝。 TSV 技術最初出現(xiàn)在了CIS 領域，最初CIS 采用陶瓷封裝，打線鍵合體積龐大，并且成本非常高占到整個產(chǎn)品的30%。而采用TSV 技術的CIS 不僅封裝體積顯著下降，成本也明顯降低。因此，CIS 成為了最早采用TSV 技術的領域，后來采用硅中介層可以集成DSP 芯片，實現(xiàn)了進一步減小CIS 尺寸的目的。 當前，TSV 技術應用最為廣泛的是在2.5D 封裝方法上，這是實現(xiàn)多芯片封裝的基礎。所謂2.5D 封裝方法，就是把芯片用直徑約為10um 的微型錫球貼合在一塊硅中介層上，同時使用直徑約為100um 的普通倒裝芯片錫球連接到基板上，硅中介層的正反兩面采用TSV 技術打通?；赥SV 技術的2.5D 封裝方法，有效改進了由于芯片上線寬與基板上線寬相差幾個數(shù)量級導致的對性能和功耗的影響，以及基板上線寬過寬導致的布線擁堵的問題。
基于TSV 技術的3D 封裝相對于2.5D 封裝，不僅是在硅中介層上采用TSV 技術，而且在芯片上也采用TSV 技術，使堆疊的芯片能夠實現(xiàn)垂直互聯(lián)，大幅減少3D 封裝芯片間的連接距離，真正實現(xiàn)3D 封裝優(yōu)勢，是未來先進封裝技術演進方向。不過，目前這一封裝方法還處在技術導入期，高速滲透期的到來還要依賴TSV 技術的繼續(xù)進步和成本的降低。
據(jù)Yole Developpement 預測，3D TSV 封裝技術將在2013 和2014 年進入高速滲透期，滲透率有望從2012 年的不到1%提升到2017 年的近9%。3D TSV 晶圓產(chǎn)值將從2012的40 億美元左右增長到2017 年的385 億美元，對應的年復合增長率高達58%。與之對應的3D TSV 封裝市場規(guī)模將從當前的10 億美元一下增長到2017 年的90 億美元以上，年復合增長率更是高達64%。 3D TSV 技術的成熟和成本的降低將成為行業(yè)進入“S 型曲線”拐點的關鍵影響因素。該技術一旦進入高速增長期，潛在市場規(guī)模巨大，將給擁有該技術的封測廠帶來巨大的成長機會。這是未來集成電路封裝技術最值得關注的技術突破點之一。
未來隨著封裝形式向2.5D/3D 封裝技術演進，半導體產(chǎn)業(yè)鏈各環(huán)節(jié)之間的關系將進一步融合。晶圓制造和封裝測試將不再具有明確的分界線，兩個環(huán)節(jié)將進行相互滲透。各環(huán)節(jié)的龍頭廠商將在整個半導體產(chǎn)業(yè)鏈上擁有更大的影響力，因此看好技術優(yōu)勢明顯市場規(guī)模大的龍頭企業(yè)在未來將占據(jù)更大的市場份額。
2.4 階段三：系統(tǒng)集成度快速提升 隨著先進封裝技術發(fā)展進步不斷深化，現(xiàn)在基于這些先進封裝技術已經(jīng)涌現(xiàn)出了多種芯片組合形式。比較常見的有基于TSV 技術的2.5D 封裝MCM（Multi chipModule，多芯片模塊）組合形式和3D 封裝Stacked（堆疊）組合形式，以及芯片封裝外進行再封裝的PiP（Package in Package）組合形式，和芯片封裝上堆疊另一個封裝芯片的PoP（Package on Package）組合形式。 總體來說這些新的芯片組合形式的出現(xiàn)，使得原來對單芯片進行封裝的形式轉變?yōu)閷Χ鄠€芯片進行同時封裝，從而為把具有不同功能的芯片進行集成創(chuàng)造了條件。這樣就可以通過對具有不同功能的單個芯片進行封裝來實現(xiàn)系統(tǒng)功能集成的目的，最終封裝好的芯片能夠對外提供系統(tǒng)性功能，實現(xiàn)SiP（System in Package）封裝。
SiP 封裝符合當今消費電子輕薄化的趨勢潮流，通過不同芯片組和的封裝方法把MPU、Memory、Logic IC、MEMS、Analog/RF、Passives等具有不同功能的半導體元器件封裝在一起，對外提供一套整體解決方案，大大降低不同半導體元器件所占體積實現(xiàn)微型化。并且通過SiP 封裝還能減少芯片能耗，延長產(chǎn)品使用時間。從而顯著提高芯片價值，這也將成為未來集成電路行業(yè)演進必然趨勢。
3. 國內(nèi)封裝與測試行業(yè)五雄 3.1 長電科技：國內(nèi)封測龍頭，技術實力領先 長電科技是國內(nèi)封測行業(yè)龍頭，2013 年實現(xiàn)銷售收入超過50 億元，較行業(yè)排名第二的企業(yè)至少高出50%以上，在上市公司中更是遙遙領先。在全球封測市場中，長電科技2009 年首次擠入全球前十之后排名一直穩(wěn)步提升，2013 年已經(jīng)排到了全球第六，全球市場份額更是從2009 年的2%增長到了2013 年的3.4%，有望沖擊全球第一陣營。
長電科技在規(guī)模優(yōu)勢的保障下對先進封裝工藝進行了全面布局，綜合技術實力也是國內(nèi)領先，向全球龍頭封測大廠看齊。在先進封裝技術時代來臨之際，公司有望成為獲益最大的國內(nèi)半導體封測廠之一。 公司Copper Pillar Bumping 技術和基于Bumping 的WLCSP 技術成熟，具有潛力的TSV 技術國內(nèi)領先。2013 年長電Bumping 出貨69萬片，同比增長60%；當前產(chǎn)能已經(jīng)增加到8.3 萬片/月，預計年底之前產(chǎn)能還將擴到10 萬片/月。WLCSP 去年出貨量達18 億顆，同比增長28.5%，今年增長強勁，預計全年增長在50%左右。公司TSV 技術已經(jīng)能夠實現(xiàn)1:10 的徑深比，技術實力國內(nèi)領先。
3.2 華天科技：三地布局完成，成本技術優(yōu)勢兼?zhèn)?/strong> 華天科技昆山、西安、天水三地生產(chǎn)基地布局完成，成本技術優(yōu)勢兼?zhèn)洌居芰ωS厚。 公司經(jīng)過多年的努力，現(xiàn)在終于已經(jīng)完成了以昆山西鈦走高端封裝先進技術路線、西安華天中端封裝配套路線、天水華天低端封裝低成本路線的三地生產(chǎn)基地布局。 昆山西鈦技術先進，是國內(nèi)第二家拿到Shellcase 授權的公司，2010 年開始實現(xiàn)基于WLCSP 技術的CIS 產(chǎn)品量產(chǎn)，現(xiàn)在已經(jīng)實現(xiàn)產(chǎn)量1.2 萬片/月；獨立掌握TSV 技術，并且Copper Pillar Bumping 技術也已經(jīng)研發(fā)完成，預計今年下半年有望實現(xiàn)量產(chǎn)。西安華天將為昆山新增Bumping 產(chǎn)能配套完成后道FC 產(chǎn)能建設，并主要進行BGA、QFN 等中端封裝。天水華天地處甘肅天水市，人力能源成本較低，在進行低端產(chǎn)品封裝上成本優(yōu)勢顯著。 圖：華天科技三地布局完成
華天科技憑借高中低端三地布局，在上市封測企業(yè)中具有成本與技術兼?zhèn)涞膬?yōu)勢。2013 年公司成為了國內(nèi)上市非常企業(yè)中創(chuàng)造利潤最高的企業(yè)，實現(xiàn)了2 億元的歸屬于母公司凈利潤，為股東創(chuàng)造了豐厚的受益。 我們認為公司在先進封裝技術方面也已經(jīng)基本完成布局成長空間巨大，并且中低端產(chǎn)線地處中國西部成本優(yōu)勢顯著，未來盈利能力穩(wěn)步提升可期。
3.3 晶方科技：封測行業(yè)新秀，盈利能力出眾 晶方科技是國內(nèi)難得的專注于高端封裝技術的封測公司，今年2 月10 日成功登陸A 股，是A 股半導體封測行業(yè)新秀。公司是國內(nèi)最早獲得Shellcase 授權的半導體封測企業(yè)，2005 年獲得授權后2006 年實現(xiàn)量產(chǎn)，現(xiàn)在已經(jīng)是全球第二大WLCSP CIS產(chǎn)品供應商。同時公司也憑借先進成熟的WLCSP 技術在美國大客戶指紋識別訂單上獲得了突破。
晶方科技專注于先進封裝技術封裝并且技術優(yōu)勢明顯，2013 年實現(xiàn)凈利潤率34%，盈利能力遠遠高于行業(yè)其它可比公司。公司未來成長路徑明確，預計今年下半年公司12 寸產(chǎn)線開始量產(chǎn)，公司將能夠提供更大像素的CIS 產(chǎn)品；并且指紋識別和MEMS 產(chǎn)品也將會盡快上量；未來安防與醫(yī)療領域也將為公司提供巨大的成長空間。
3.4 通富微電：積極謀求先進封裝技術突破 通富微電作為我國第二大封裝集團南通華達微電子子公司，在中端封裝技術產(chǎn)品穩(wěn)定增長的基礎上，不斷謀求實現(xiàn)先進封裝技術突破。2013 年，公司BGA、QFN 等中端封裝產(chǎn)品銷售額同比增長35%以上，POWER 產(chǎn)品銷售額同比增長40%以上；并且在FC 技術上實現(xiàn)了突破。 公司為了能盡快實現(xiàn)FC 先進封裝技術的規(guī)?；a(chǎn)，盡快把研究技術轉化為生產(chǎn)效益，7 月1 日公布了定向增發(fā)預案。公司擬募集資金12.8 億元，其中移動智能通訊及射頻IC 封測項目擬募資7.9 億元，智能電源IC 封裝擬募資3.4 億元，補充流動資金1.5 億元。 移動智能通訊及射頻IC 封測項目是基于FC、BGA 和QFN 等中高端封裝技術，達產(chǎn)后產(chǎn)能為9.5 億塊，預計實現(xiàn)年收入和凈利潤9.02 億和9855 萬元；智能電源IC封裝項目是基于PDFN（沖壓雙列扁平無引線）封裝技術，達產(chǎn)后產(chǎn)能為12 億塊，預計實現(xiàn)年收入和凈利潤2.16 億和2194 萬元。
3.5 太極實業(yè)：謀求與海力士合作模式新變化 2009 年公司同海力士合資成立海太半導體，開始從事DRAM 芯片封測業(yè)務。兩家公司約定，海力士在09-14 年間為海太半導體第一大客戶，海力士每年付給合資公司投入資本10%的收益，折合每年4000 萬美元。 兩家公司合同到期，目前新的合作模式兩家公司正在商議當中。我們預計三季度有望簽訂，新的合作模式將把設備折舊、成本節(jié)約、產(chǎn)量等因素都考慮在內(nèi)，對公司有更大的激勵作用。
4. 投資建議 半導體先進封裝技術進入高速滲透期，國內(nèi)封測大廠提前完成布局，未來幾年受益巨大發(fā)展前景廣闊。 建議重點關注已經(jīng)完成先進封裝技術布局，具有技術優(yōu)勢的長電科技、華天科技、晶方科技；同時建議關注近期可能會有新變化，出現(xiàn)新機會的通富微電、太極實業(yè)。
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